1 引言
靜電放電（ESD，Electrostatic Discharge）給電子器件環(huán)境會(huì)帶來破壞性的后果。
它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發(fā)展，互補(bǔ)金屬氧化物半
導(dǎo)體（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不斷縮小，
金屬氧化物半導(dǎo)體(MOS, Metal-Oxide Semiconductor)的柵氧厚度越來越薄，MOS 管
能承受的電流和電壓也越來越小，因此要進(jìn)一步優(yōu)化電路的抗ESD 性能，需要從全芯片
ESD 保護(hù)結(jié)構(gòu)的設(shè)計(jì)來進(jìn)行考慮。
2 ESD 的測(cè)試方法
ESD 模型常見的有三種，人體模型（HBM ，Human Body Model)、充電器件模型
(CDM，Charge Device Model)和機(jī)器模型(MM，Machine Mode)，其中以人體模型最
為通行。一般的商用芯片，要求能夠通過2kV 靜電電壓的HBM 檢測(cè)。對(duì)于HBM 放電，
其電流可在幾百納秒內(nèi)達(dá)到幾安培，足以損壞芯片內(nèi)部的電路。

進(jìn)入芯片的靜電可以通過任意一個(gè)引腳放電，測(cè)試時(shí)，任意兩個(gè)引腳之間都應(yīng)該進(jìn)行放電
測(cè)試，每次放電檢測(cè)都有正負(fù)兩種極性，所以對(duì)I/O 引腳會(huì)進(jìn)行以下六種測(cè)試：
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1） PS 模式：VSS 接地，引腳施加正的ESD 電壓，對(duì)VSS 放電，其余引腳懸空；
2）NS 模式：VSS 接地，引腳施加負(fù)的ESD 電壓，對(duì)VSS 放電，其余引腳懸空；
3）PD 模式：VDD 接地，引腳施加正的ESD 電壓，對(duì)VDD 放電，其余引腳懸空；
4）ND 模式：VDD 接地，引腳施加負(fù)的ESD 電壓，對(duì)VDD 放電，其余引腳懸空；
5）引腳對(duì)引腳正向模式：引腳施加正的ESD 電壓，其余所有I／O 引腳一起接地，VDD 和
VSS 引腳懸空；
6）引腳對(duì)引腳反向模式：引腳施加負(fù)的ESD 電壓，其余所有I／O 引腳一起接地，VDD 和
VSS 引腳懸空。
VDD 引腳只需進(jìn)行(1)(2)項(xiàng)測(cè)試
3 ESD 保護(hù)原理
ESD 保護(hù)電路的設(shè)計(jì)目的就是要避免工作電路成為ESD 的放電通路而遭到損害，保證
在任意兩芯片引腳之間發(fā)生的ESD，都有適合的低阻旁路將ESD 電流引入電源線。這個(gè)
低阻旁路不但要能吸收ESD 電流，還要能鉗位工作電路的電壓，防止工作電路由于電壓
過載而受損。這條電路通路還需要有很好的工作穩(wěn)定性，能在ESD 發(fā)生時(shí)快速響應(yīng)，而
且還不能對(duì)芯片正常工作電路有影響。
4 CMOS 電路ESD 保護(hù)結(jié)構(gòu)的設(shè)計(jì)
根據(jù)ESD 的測(cè)試方法以及ESD 保護(hù)電路的原理可知，在芯片中我們需要建立六種低阻
ESD 電流通路，它們分別是：
1) 引腳焊塊（PAD）到 VSS 的低阻放電通路
2) VSS 到PAD 的低阻放電通路
3) PAD 到VDD 的低阻放電通路
4) VDD 到PAD 的低阻放電通路
5) PAD 受到正向ESD 放電時(shí)，PAD 到PAD 的通路
6) PAD 受到負(fù)向ESD 放電時(shí)，PAD 到PAD 的通路
7) VDD 與VSS 之間的電流通路
大部分的ESD 電流來自電路外部，（CMD 模型除外，它是基于已帶電的器件通過管腳與地
接觸時(shí)，發(fā)生對(duì)地放電引起器件失效而建立的），ESD 保護(hù)電路一般設(shè)計(jì)在PAD 旁，輸入
輸出（I/O, Input/Output）電路內(nèi)部。典型的I/O 電路示意圖（如圖2），它的工作電
路由兩部分組成輸出驅(qū)動(dòng)（Output Driver）和輸入接收器（Input Receiver）. ESD 通
過PAD 導(dǎo)入芯片內(nèi)部，因此I/O 里所有與PAD 直接相連的器件都需要建立與之平行的
ESD 低阻旁路，將ESD 電流引入電壓線，再由電壓線分布到芯片各個(gè)管腳，降低ESD
的影響。具體到I/O，就是與PAD 相連的輸出驅(qū)動(dòng)和輸入接收器。根據(jù)對(duì)ESD 低阻放電
通路的要求，上面六條通路必須保證在ESD 發(fā)生時(shí)，形成與保護(hù)電路并行的低阻通路，
旁路ESD 電流，且能立即有效地鉗位保護(hù)電路電壓。而在這兩部分正常工作時(shí)，不影響
電路的正常工作。

?PS 模式下PAD, VSS 之間的ESD 低阻旁路
每一個(gè) I/O 引腳電路中都應(yīng)建立一個(gè)PAD 到VSS 的ESD 保護(hù)電路常用的ESD 保護(hù)器件有電阻、二極管、雙極性晶體管、MOS 管、可控硅（SCR）等。
由于MOS 管與CMOS 工藝兼容性好，我們常采用MOS 管構(gòu)造保護(hù)電路。
CMOS 工藝條件下的NMOS 管有一個(gè)橫向寄生n-p-n(源極-p 型襯底–漏極)晶體管

這個(gè)寄生的晶體管開啟時(shí)能吸收大量的電流。利用這一現(xiàn)象可在較小面積內(nèi)設(shè)計(jì)出較高
ESD 耐壓值的保護(hù)電路，其中最典型的器件結(jié)構(gòu)就是柵極接地NMOS（GGNMOS，Gate
Grounded NMOS）。
在正常工作情況下，NMOS 橫向晶體管不會(huì)導(dǎo)通。當(dāng)ESD 發(fā)生時(shí)，漏極和襯底的耗
盡區(qū)將發(fā)生雪崩，并伴隨著電子空穴對(duì)的產(chǎn)生。一部分產(chǎn)生的空穴被源極吸收，其余
的流過襯底。由于襯底電阻Rsub 的存在，使襯底電壓提高。當(dāng)襯底和源之間的PN
結(jié)正偏時(shí)，電子就從源發(fā)射進(jìn)入襯底。這些電子在源漏之間的電場(chǎng)的作用下，被加速，
產(chǎn)生電子、空穴的碰撞電離，從而形成更多的電子空穴對(duì)，使流過n-p-n 晶體管的電
流不斷增加，最終使NMOS 晶體管發(fā)生二次擊穿，此時(shí)的擊穿不再可逆，則NMOS 管
損壞。

b）展示了這一過程的I-V 特性，其中（Vt1，It1）為襯底和源之間的PN 結(jié)正偏，
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橫向晶體管開啟時(shí)的電壓電流，（Vh，Ih）為NMOS 橫向晶體管的鉗位電壓和電流，（Vt2，
It2）是NMOS 橫向晶體管發(fā)生二次擊穿時(shí)的電壓和電流。NMOS 管正常工作的區(qū)域在
Vop 之內(nèi)。為了防止如噪音等外界影響使NMOS 在正常工作區(qū)域觸發(fā)，Vop 與Vh 之間
需要一個(gè)安全區(qū)。Vox 是NMOS 管的柵氧擊穿電壓 .如果ESD 保護(hù)器件的電壓設(shè)計(jì)在安
全區(qū)與柵氧擊穿區(qū)之間，電流設(shè)計(jì)在It2 以內(nèi)。ESD 保護(hù)器件就能在不損傷管子也不影響
工作電路的情況下完成對(duì)電路的保護(hù)
我們可以通過ESD 鉗制電路的HBM 耐壓值來推斷ESD 鉗制電路器件的大概寬度。
如果GGNMOS 可通的最大電流密度是10mA/μm, 則要達(dá)到2kv HBM 耐壓值 這個(gè)
ESD 鉗制電路要經(jīng)受1.33A 的電流（圖1），NMOS 的寬度至少是133μm。為了在較小
的面積內(nèi)畫出大尺寸的NMOS 管子，在版圖中我們采用常把它畫成手指狀(finger-type)，
把NMOS 管中的單一“手指”作為一個(gè)單元，然后多次引用這個(gè)單元。畫版圖時(shí)應(yīng)嚴(yán)格
遵循I/O ESD 的設(shè)計(jì)規(guī)則.
為了進(jìn)一步降低輸出驅(qū)動(dòng)上NMOS 在ESD 時(shí)兩端的電壓，可在ESD 保護(hù)器件與
GGNMOS 之間加一個(gè)電阻(圖6)。這個(gè)電阻不能影響工作信號(hào)，因此不能太大。畫版圖時(shí)
可采用多晶硅（poly）電阻。

在ESD 發(fā)生時(shí),不一定每一個(gè)NMOS“手指”會(huì)一齊導(dǎo)通,這樣ESD 保護(hù)電路的有效耐壓
值就由開始導(dǎo)通的幾個(gè)NMOS“手指”決定。為了避免這種情況，提高ESD 器件防護(hù)能
力可在NMOS 柵極和地之間加一個(gè)電阻Rgate

由于柵漏間寄生電容的存在，ESD 瞬態(tài)正電壓加在PAD 上時(shí)，圖7 中NMOS 上的柵極也
會(huì)耦合一個(gè)瞬態(tài)正電壓，因此NMOS 上的每一個(gè)“手指”會(huì)一齊導(dǎo)通, 不用到達(dá)Vt1 就能進(jìn)
入寄生橫向晶體管驟回崩潰區(qū)(snapback region). 柵極電壓由Rgate 放電到地. 這個(gè)瞬態(tài)電壓
持續(xù)的時(shí)間由柵漏寄生電容和柵地電阻組成的RC 時(shí)間常數(shù)決定。柵地電阻必須足夠大,保
證在電路正常工作時(shí)這個(gè)柵極耦合NMOS 管是關(guān)閉的。

只采用初級(jí)ESD 保護(hù)，在大ESD 電流時(shí)，電路內(nèi)部的管子還是有可能被擊穿。如圖8
所示，GGNMOS 導(dǎo)通，理想狀況下（圖8ａ），襯底和金屬連線上都沒有電阻，吸收大部
分ESD 電流。實(shí)際情況是（圖8ｂ），GGNMOS 導(dǎo)通，由于ESD 電流很大，襯底和金屬
連線上電阻都不能忽略，此時(shí)GGNMOS 并不能鉗位住輸入接收端柵電壓，因?yàn)樽屳斎虢?br /> 收端氧化柵的電壓達(dá)到擊穿電壓的是GGNMOS 與輸入接收端襯底間的IR 壓降。為避免這
種情況可在輸入接收端附近加一個(gè)小尺寸GGNMOS 進(jìn)行二級(jí)ESD 保護(hù)（圖8c），用它來
鉗位輸入接收端柵電壓。在畫版圖時(shí)，必須注意將 二級(jí)ESD 保護(hù)電路緊靠輸入接收端，
以減小輸入接收端與二級(jí)ESD 保護(hù)電路之間襯底及其連線的電阻。