在RF領(lǐng)域，設(shè)計人員必須打破成規(guī)努力向前看，對于RF 、SOC和SIP，除了要考慮成本和管理的問題，還有一些其它的因素需要考慮。如何利用RF內(nèi)核的工程設(shè)計和分析工具(EDA)去處理測試成本問題。設(shè)計人員和測試工程師如何積極配合去創(chuàng)建一個具有成本優(yōu)勢的可測性設(shè)計(DFT)架構(gòu)。如何與測試開發(fā)團隊合作爭取更快的產(chǎn)品上市時間。

數(shù)字內(nèi)核(Core)測試可以使用功能測試或結(jié)構(gòu)測試的方法達到。在SIP中，當有—個物理隔離的晶粒(die)，提供封裝的連接并不會降低其訪問和控制的獨立性，因此并行測試應(yīng)用并不會影響芯片的設(shè)計周期。在SOC芯片出現(xiàn)之前，測試工程師通常被分配給一個芯片并且要求負責實現(xiàn)由設(shè)計人員或市場需求定義的所有的測試項目。對于多內(nèi)核的SOC芯片，通常不期望一個測試工程師具備測試SOC中所有技術(shù)(如RF，混合信號，數(shù)字信號)的能力，由多個工程師在一起合作測試一個芯片，通過他們不同的測試程序的整合來應(yīng)用到最后的晶片或封裝測試中，這種在測試領(lǐng)域新的組織結(jié)構(gòu)使得ATE能夠提供平滑的測試整合。  

內(nèi)置自檢測試技術(shù)在數(shù)字電路的設(shè)計和測試中已經(jīng)使用很多年了，BIST測試的目的是去發(fā)現(xiàn)晶體管級的缺陷，在RF芯片上實現(xiàn)BIST的研究，頻(ZIF)無線收發(fā)器的架構(gòu)圖。整合出現(xiàn)在所有的功能模塊，除了功率放大器，雙王器和天線，要么是在同一個硅片上或在同一個封裝里 ,在這個例子中，BIST在基帶上的實現(xiàn)是通過模數(shù)和數(shù)模轉(zhuǎn)換器之間的回環(huán)測試來實現(xiàn)的，傳統(tǒng)上，在RF BIST實現(xiàn)之前，BIST技術(shù)是首先在基帶部分實現(xiàn)的。最后，為了執(zhí)行RF BIST，基帶的DSP用激勵信號發(fā)給射鏈路，然后通過測試放大器(TA)和接收鏈路回到基帶信號處理器來進行分析。測試放大器在芯片的正常工作時是關(guān)機的，而且，必須考慮到測試放大器損壞帶來的影響，在這樣的情況下，必須做出決定是丟棄整個DUT，還是選擇替代的測試方法重新測試。

增強ESD兩種具有不同電勢的材料相互接觸時，會發(fā)生靜電放電(ESD，一種過壓故障)，儲存的靜態(tài)電荷發(fā)生轉(zhuǎn)移，產(chǎn)生火花。ESD火花往往是由于人與周圍環(huán)境的相互作用產(chǎn)生的。這些意外的火花會改變半導體器件的特性，使其性能下降或徹底損毀。在更換電纜甚至接觸到I/O端口時，ESD也會威脅到電子系統(tǒng)。伴隨這些日常事件產(chǎn)生的放電，可能會損毀接口IC，進而造成端口無效。此類故障的代價可能非常昂貴—不但增加保修成本，降低產(chǎn)品的品質(zhì)認知度。

外部ESD二極管和其它分立元件可用于保護數(shù)據(jù)線。許多IC集成一定程度的ESD保護，IC本身無需更多的外部保護。信號輸入/輸出(I/O)上的電壓尖峰被箝位到VCC或GND，以保護內(nèi)部電路。ESD保護IC，這些器件的I/O引腳可承受標準規(guī)定的ESD沖擊，所有引腳均采用ESD保護架構(gòu)，在處理和組裝期間提供靜電放電保護。其發(fā)送器輸出和接收器輸入提供高達±20kV ESD保護功能。這些收發(fā)器不但不會被低于其額定值的ESD尖峰損壞，而且在靜電沖擊后無需斷電或重啟即可繼續(xù)正常工作。

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