發(fā)布成功
fft/ifft 變換的verilog 實現(xiàn)
源碼及testbench
要求：
1)點數(shù)支持16點~8192點可配置
2)位寬12bit~18bit 可定義；
3) testbench 支持 iff+fft 背靠背仿真(modelsim)
4) 支持xilinx及altera fpga
1、我愛方案網(wǎng)是會員制服務(wù)，服務(wù)商通過競標(biāo)后即可聯(lián)系雇主；
2、項目預(yù)算與報價不代表最終成交價格，成交價以雙方協(xié)商為準(zhǔn)；
3、平臺提供設(shè)計項目對接服務(wù)，希望促成高效合作，對交易雙方不收取傭金，謝謝留意！
聯(lián)系方式：
競標(biāo)后可見
好評率：
100%
發(fā)包數(shù)量：
6
選中數(shù)量：
7
